Intel è il primo che con la soluzione PowerVia riesce a implementare l’alimentazione dalla parte posteriore del chip di prova con le caratteristiche del prodotto finito. PowerVia, che sarà inserito sul nodo di processo Intel 20A nella prima metà del 2024, contribuisce a risolvere il crescente problema dei colli di bottiglia all’interconnessione dell’area scaling spostando il percorso dell’alimentazione alla parte posteriore del wafer.
Un vantaggio sulla concorrenza
Ben Sell, Intel Vice President of Technology Development PowerVia è un’importante pietra miliare nella nostra strategia ‘cinque nodi in quattro anni’. E anche nel nostro percorso per ottenere mille miliardi di transistor (one trillion) in un pacchetto nel 2030. Utilizzando un nodo di processo sperimentale e un successivo chip di prova, siamo riusciti a eliminare i rischi connessi all’alimentazione dalla parte posteriore per i nostri nodi di processo. Assicurando che Intel sia in vantaggio di un nodo rispetto alla concorrenza nel portare questa tecnologia sul mercato.
Come funziona questa soluzione
Intel ha disaccoppiato lo sviluppo di PowerVia da quello dei transistor per assicurare che fosse pronto per l’implementazione su silicio basata sui nodi di processo Intel 20A e Intel 18A. PowerVia è stato collaudato sul suo stesso nodo di test interno per eseguire il debug e garantire una buona funzionalità della tecnologia prima della sua integrazione in Intel 20A con RibbonFET. Dopo la fabbricazione e il test su un chip di prova in silicio, è stato confermato che PowerVia offre un utilizzo altamente efficiente delle risorse del chip, più del 90% delle celle, e un’importante scalabilità dei transistor, consentendo ai progettisti di ottenere maggiori prestazioni ed efficienza nei loro prodotti. Intel ha presentato questi risultati al VLSI Symposium dall’11 al 16 giugno a Kyoto.
L’importanza di implementare l’alimentazione
PowerVia è molto più avanti rispetto alle soluzioni di alimentazione dalla parte posteriore della concorrenza. Questo permette di offrire ai progettisti di chip, inclusi i clienti di Intel Foundry Services (IFS), un percorso più rapido verso importanti guadagni in termini di consumi e prestazioni nei loro prodotti. Intel ha una consolidata esperienza nell’introduzione di nuove tecnologie nel settore per fare avanzare la legge di Moore, come il silicio teso (strained silicon), il gate metallico Hi-K e FinFET. Con la tecnologia gate-all-around PowerVia e RibbonFET in arrivo nel 2024, Intel continua a guidare il settore nella progettazione di chip e nelle innovazioni di processo.
Il mercato richiede transistor diversi
PowerVia è il primo a risolvere problema dei colli di bottiglia nelle interconnessioni. Un numero sempre crescente di casi d’uso, tra cui l’IA e la grafica, richiede transistor più piccoli, più densi e più potenti per soddisfare le esigenze di calcolo a essi associate. Da decenni, ormai, le linee di alimentazione e di segnale all’interno dell’architettura di un transistor utilizzano le stesse risorse a scapito uno dell’altra. Separando i due, i chip possono aumentare prestazioni ed efficienza energetica e fornire risultati migliori. L’alimentazione dalla parte posteriore è di vitale importanza per ridurre le dimensioni dei transistor, consentendo ai progettisti di aumentare la densità dei transistor senza sacrificare risorse per fornire più potenza e prestazioni.
Come sta operando Intel
Intel 20A e Intel 18A introdurranno sia la tecnologia di alimentazione dalla parte posteriore PowerVia sia la tecnologia Gate-all-around RibbonFET. Trattandosi di un modo completamente nuovo di fornire energia ai transistor, l’implementazione dell’alimentazione dal retro ha sollevato nuove sfide per lo smaltimento del calore i debug.
Implementare l’alimentazione
Disaccoppiando lo sviluppo di PowerVia da RibbonFET, Intel è stata in grado affrontare rapidamente queste sfide per garantire la prontezza per l’implementazione nel silicio basato sui nodi di processo 20A e 18A. Gli ingegneri di Intel hanno sviluppato tecniche di mitigazione per evitare problemi di surriscaldamento. La comunità di debug ha inoltre sviluppato tecniche per garantire che la nuova struttura di progettazione potesse essere opportunamente sottoposta a debug. Di conseguenza, l’implementazione del test ha fornito validi parametri di rendimento e affidabilità, dimostrando al contempo il valore intrinseco della tecnologia ben prima che si unisca alla nuova architettura RibbonFET.
Ridurre i costi
Il test ha inoltre fatto uso della progettazione consentite dalla litografia EUV (Extreme Ultraviolet), che ha consentito un utilizzo delle celle standard superiore al 90% su ampie aree del die. Con una maggiore densità cellulare, che si dovrebbe tradurre in una riduzione dei costi. Il test ha anche mostrato un miglioramento di oltre il 30% nella caduta di tensione della piattaforma e un vantaggio del 6% nella frequenza. Intel ha anche ottenuto caratteristiche termiche nel chip di test PowerVia in linea con le maggiori potenze previste dallo scaling logico.
I prossimi sviluppi
In un terzo documento presentato al VLSI, il tecnologo di Intel Mauro Kobrinsky ha spiegato la ricerca di Intel su modalità più avanzate di implementazione di PowerVia. Compresa l’abilitazione del segnale e dell’alimentazione sia sulla parte anteriore sia su quella posteriore del wafer. Portare PowerVia sul mercato in anticipo rispetto agli altri operatori del settore, continuando a innovare, fa parte della lunga tradizione di Intel nel portare costanti avanzamenti al mercato.
